دومینو مبتنی بر مقایسه جریان ارتقاءیافته برای طراحی گیت های عریض توان پایین

در این مقاله یک مدار دومینو جدید برای کاهش توان مصرفی گیت های عریض بدون کاهش چشم گیر سرعت پیشنهاد می شود. در تکنیک مداری پیشنهادی از مقایسه جریان شبکه پایین کش با جریان مرجع جهت تولید خروجی مناسب استفاده می شود. بدین طریق دامنه تغییرات دو سر شبکه پایین کش کم شده و توان مصرفی کاهش می یابد. همچنین از یک ترانزیستور در حالت دیودی به صورت سری با شبکه پایین کش استفاده شده است تا جریان نشتی زیر آستانه کاهش و مصونیت در برابر نویز افزایش یابد. شبیه سازی گیت های OR عریض با استفاده از نرم افزار HSPICE در فناوری 90 نانومتر CMOS انجام شده است. نتایج شبیه سازی گیت های OR 64 بیتی در تاخیر یکسان، 39% کاهش توان و 1/2 برابر بهبود مصونیت در برابر نویز را نسبت به مدار دومینو استاندارد نشان می دهند.