آنالیز و گسترش مدل فشرده زمان تاخیر انتشار گیت های NAND فناوری CMOS نانومتری در مقابل تغییرات آماری فرایند ساخت

با کوچک شدن ابعاد ترانزیستور در مقیاس نانومتری، پارامترهای الکتریکی ترانزیستور دچار تغییرات آماری یا تصادفی می شوند و از طرفی تخمین دقیق تغییرات این پارامترها توسط شبیه سازهای اتمیستیک بسیار وقت گیر و هزینه بر است. در این مقاله برای اولین بار از مدل های تحلیلی جهت بررسی تاثیر تغییرات آماری فرایند ساخت بر پارامتر تاخیر انتشار یک گیت NAND در فناوری 35 نانومتری CMOS استفاده شده است. به عبارت دیگر با انتخاب دسته مناسبی از پارامترهای مدل تحلیلی، اثر تغییرات آماری بر روی زمان تاخیر انتشار، مورد مدل سازی و گسترش قرار گرفته است. همچنین مدل تحلیلی مورد استفاده در برابر تغییرات آماری فرایند ساخت صحت سنجی شده و با شبیه سازی های دقیق اتمیستیک مقایسه گردیده است. اگرچه مقادیر میانگین تاخیر انتشار در اثر انتخاب دسته پارامترهای آماری مختلف، حداکثر خطای 7/8% را در مقایسه با شبیه سازی های دقیق اتمیستیک ایجاد می نماید اما با اعمال رهیافت پیشنهادی می توان تا دقت 4/3%، انحراف معیار زمان تاخیر انتشار را در مقایسه با مدل اتمیستیک پیش بینی کرد. همچنین با بازتولید نرمال پارامترها، خطای انحراف معیار به 9/9% می رسد که در نهایت با پیشنهاد الگوریتم بازتولید نرمال پارامترها با لحاظ ضریب همبستگی، خطای انحراف معیار به 6/1% کاهش می یابد.