طراحی عنصر تاخیری برای مبدل های زمان به دیجیتال

طراحی عنصر تاخیری که یک بلوک کلیدی در مبدل های زمان به دیجیتال (TDC) می باشد، یک بخش چالش برانگیز در طراحی حلقه قفل فاز تمام دیجیتال (ADPLL) است. در این مقاله طراحی مدار یک عنصر تاخیری تازه ارایه می شود که زمان تاخیر انتشار را کاهش داده و متناسب با آن قدرت تفکیک مبدل زمان به دیجیتال را افزایش می دهد. افزون بر آن، حساسیت طرح پیشنهادی به ناهمسانی افزاره ها و تغییرات فرایند ساخت نسبت به طرح های موجود کمتر است. برای آزمودن و اثبات کارایی طرح جدید، یک مبدل زمان به دیجیتال 8 بیتی تازه طراحی شده است که از یک تقویت کننده زمانی قابل تنظیم استفاده می کند و به قدرت تفکیک زیر پیکوثانیه می رسد. با استفاده از یک مدار کالیبراسیون تغییرات بهره مربوط به تقویت کننده زمانی به کمتر از %1 کاهش یافته است. نتایج شبیه سازی مداری در فناوری µm CMOS0/18 افزایش %35 در قدرت تفکیک مبدل و کاهش %20 در مصرف توان نسبت به طراحی های مرسوم را نشان می دهد.