طراحی واحد تاخیر CMOS برای افزایش محدوده دینامیکی و خطینگی بالا برای کاربردهای ولتاژ پایین و توان پایین

در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تاخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم های مختلف و بخصوص سیستمهای دیجیتال ایفا می نماید. از آنجا که در تکنولوژی های زیر میکرون که توان مصرفی و کاهش ولتاژ به عنوان یک ضرورت احساس می شود، دست یابی به یک واحد تاخیر با خطینگی مناسب به عنوان مشکل بزرگی در طراحی های دیجیتال ولتاژ پایین به شمار می آید. در این مقاله با استفاده از مدارهای دیجیتال CMOS پیاده شده با استفاده از منطق کوپلاژ سورس (SCL) که در ناحیه زیرآستانه کار می کنند، یک واحد تاخیر با خطینگی بالا ارایه شده است که می تواند کارآیی بسیار مناسبی را در یک محدوده قابل توجه ولتاژی از خود نشان دهد. مزیت این واحد تاخیر علاوه بر خطینگی بالا کنترل پذیری مناسب تاخیر در محدوده ولتاژ کنترل ورودی می باشد که نسبت به انواع موجود بهبود یافته است.