طراحی پردازنده مبتنی بر FPGA برای الگوریتم های رمزنگاری سری 2-SHA

الگوریتم های درهم ساز ایمن، نوعی از الگوریتم های رمزنگاری هستند که اهمیت آن ها در جامعه امروزی با بروز کاربردهایی مانند استفاده از ابزارهای دیجیتالی شخصی در راستای حفظ محرمانگی پررنگ تر شده اند. از طرفی با پیشرفت تکنولوژی، لزوم پیاده سازی این الگوریتم ها روی بسترهای انعطاف پذیر، می تواند چالش برانگیز باشد. کاهش مساحت و افزایش سرعت اجرای عملیات، چالش های اساسی برای طراحی و پیاده سازی این دسته از الگوریتم ها هستند. در این مقاله یک معماری جدید برای پردازنده مبتنی بر FPGA برای الگوریتم های رمزنگاری سری SHA-2 پیشنهادشده است. در پردازنده پیشنهادی استفاده از واحدهای حافظه و مسیرداده چندپورته وبه دنبال آن عملکرد موازی پردازنده باعث کاهش به کارگیری منابع و افزایش سرعت پردازش داده ها شده است. معماری پردازنده برای الگوریتم های رمزنگاری SHA-2 با زبان VHDL مدل سازی شده و پیاده سازی آن روی بستر FPGA در سری های Virtex توسط نرم افزار ISE انجام شده است. نتایج پیاده سازی نشان می دهند که پردازنده متراکم پیشنهادی در مقایسه با کارهای پیشین با اهداف مشابه، توانسته با %25 افزایش فرکانس کاری برای الگوریتم رمزنگاری SHA-256 و اشغال %55 مساحت کمتر برای الگوریتم رمزنگاری SHA-512 حد مطلوبی از توان عملیاتی و کارایی را نیز حفظ نماید. پردازنده پیشنهادی برای کاربردهایی مانند بسترهای سیار مورد اعتماد (TMP)، واحد پول دیجیتال (Bitcoin) و مسیریابی ایمن در شبکه روی تراشه (NoC) مناسب است.