محاسبه مقدار آسیب پذیری مدارهای مجتمع دیجیتال در برابر تروجان سخت افزاری با استفاده از شبکه های عصبی کانولوشن

با پیشرفت تراشه های مجتمع دیجیتال و پیاده سازی سیستم های پیچیده برروی آن ها، مخاطراتی در رابطه با عملکرد آن ها ایجاد شده است. تروجان های سخت افزاری (HT) از مهمترین نوع مخاطرات هستند که سبب ایجاد خطا در عملکرد تراشه، افزایش توان مصرفی و نشت کردن اطلاعات ذخیره شده برروی تراشه ها می شوند. در نتیجه، ارزیابی میزان آسیب پذیری تراشه ها در برابر انواع مختلف تروجان های سخت-افزاری دارای اهمیت بسیار زیادی است. در این مقاله روشی دقیق در سطح چیدمان (layout)، برمبنای استفاده از شبکه های عصبی کانولوشن (CNN)، برای محاسبه میزان آسیب پذیری تراشه های دیجیتال در برابر HT ارائه شده است. عوامل اصلی موثر بر میزان خطرپذیری تراشه های دیجیتال شامل میزان فضاهای خالی در چیدمان، منابع مسیردهی استفاده نشده، فعالیت سیگنال های داخلی، و قابلیت آزمون پذیری گیت های مدار می باشند. برای تولید دیتاست مناسب، چیدمان فیزیکی هر پیاده سازی از یک مدار دیجیتال با استخراج این عوامل، به یک تصویر دیجیتال تبدیل شده است. پس از تولید دیتاست مناسب که شامل 10000 تصویر است، فرآیند یادگیری CNN تکمیل می شود و شبکه ی آموزش یافته برای تعیین میزان آسیب پذیری در برابر HT مورد استفاده قرار می گیرد. با مشخص شدن میزان آسیب پذیری مدار پیاده سازی شده، طراح می تواند تغییرات لازم را برای مقاوم کردن تراشه در برابر HT اعمال نماید. نتایج شبیه سازی برروی چیدمان مدارهای معیار (ISCAS 85, 89) نشان می دهد، میزان دقت رهیافت پیشنهادی 92% می باشد. همچنین روش پیشنهادی، مشکل ناشی از عدم مدلسازی دقیق عوامل موثر در تعیین خطرپذیری در روش های پیشین را مرتفع کرده و دقت محاسبه آسیب پذیری را 17% افزایش می دهد.