طراحی و پیاده سازی رمزنگار AES در بستر FPGA برای خطوط پرسرعت

الگوریتم رمزنگاری AES یکی از متداول ترین الگوریتم های رمزنگاری متقارن است. به علت قابلیت های این الگوریتم، آن را می توان بر روی بسترهای مختلفی ازجمله بر روی بسترهای سخت افزاری نظیر FPGA پیاده سازی کرد. همچنین به علت ساختار الگوریتم می توان مسیر داده را به صورت چرخشی و یا غیر چرخشی پیاده سازی نمود. ازآنجاکه بسته به کاربرد، استفاده از هریک از این دو معماری تاثیر فراوانی بر میزان گذردهی و میزان منابع مصرفی دارد، می بایست در طراحی توازنی میان این دو عامل همواره متناقض برقرار شود. همچنین ازآنجاکه در این الگوریتم قسمت S-Box بخش بحرانی جهت دستیابی به این اهداف است، این مقاله به ارائه یک مدار ترکیبی به منظور پیاده سازی S-Box استفاده شده در تبدل جای گشت بایت در الگوریتم AES و همچنین طراحی مسیر داده در این الگوریتم به صورت غیر چرخشی و با استفاده از تکنیک خط لوله می پردازد. نتایج حاصل در مرحله Place & Route نشان می دهد که معماری ارائه شده در این مقاله به میزان slices 3669 مصرف کرده و با بیشترین فرکانس پالس ساعت MHz 776/570 قادر است عمل کند بنابراین به گذردهی Gbps 35/71 دست می یابد. این نتایج بر روی Virtex 7 FPGA (xc7v585t -3ff1157) و با استفاده از نرم افزار Xilinx ISE 14.2 به دست آمده است.