مقاوم سازی الگوریتم های رمزنگاری در داخل FPGA به کمک PLL

امروزه اشتراک اطلاعات در سیستم های مخابراتی و کامپیوترها نیازمند امنیت بسیار بالایی است. در این میان، حملات کانال جانبی همواره به عنوان یکی از چالش های امنیتی در رمزنگاری سیستم ها می باشد، که برای حمله به ادوات رمزنگاری ازجمله کارت های هوشمند بکار می رود. در این مقاله هدف ارائه طرح جدیدی برای مقاوم سازی الگوریتم های رمزنگاری است که به صورت سخت افزاری در FPGA  پیاده شده است. اساس این طرح استفاده از حلقه فاز قفل شده PLL در الگوریتم های رمزنگاری AES می باشد که با به هم زدن میزان توان مصرفی و زمان های اجرای بخش های مختلف الگوریتم، مقاومت الگوریتم های رمزنگاری را در برابر حملات توان بالا می برد. این روش از دو تکنیک masking و hiding برای حفاظت کلید خصوصی رمزنگاری استفاده می کند، طرح پیشنهادی در تکنولوژی TSMC 65nm شبیه سازی شده و موفقیت قابل توجه نشان داده است، به طوری که توانسته است در رمزنگاری AES با هزینه سربار  13% در فضای اشغالی CMOS و افزایش 15 درصدی توان مصرفی، تنها فرکانس کاری را به اندازه 2% کم کرده و امکان به دست آوردن کلید صحیح برای حمله کننده را بسیار سخت نماید. همچنین، روش پیشنهادی بر روی FPGA پیاده سازی شده است و نتایج رضایت بخشی بر روی تعداد قابل قبولی از نمودار توان به دست آمده است.