حذف آفست در مقایسه کننده تک طبقه با سرعت مقایسه 800 میلیون نمونه برثانیه با روش تغییر آنالوگ ولتاژ بدنه ترانزیستورهای PMOS

دراین مقاله، ساختار متداول مقایسه کننده های تک طبقه به گونه ای اصلاح شده است که آفست ترانزیستورهای ورودی بدون استفاده از آپ امپ کمکی بهره بالا، با دقت بسیار خوبی جبران می شود. تغییر از فاز پیش-تقویت به فاز لچ، با دستور سیگنال های آنالوگ با دامنه کوچک، از طریق بدنه ترانزیستورهای PMOS در مسیر حلقه فیدبک مثبت و منفی میسر می شود؛ درنتیجه، تعداد سیگنال های دیجیتال که برای کنترل عملکرد مقایسه کننده به بخش آنالوگ منتقل می شوند، کاهش یافته و اثرات تزویجی سیگنال های دیجیتال در بخش آنالوگ لی اوت بهبود می یابد. مدار جدیدی برای افزایش قدرت درایو مقایسه کننده (تا چهار برابر معمول) ارائه شده است که با جبران بخش بزرگی از خازن مزاحم طبقات بعدی، امکان مقایسه در سرعت های بالاتر را نیز فراهم می کند. شبیه سازی های پس از لی اوت در شرایط سخت نشان می دهد که مقایسه کننده پیشنهادی می تواند اختلاف ولتاژ 1.5 میلی ولت را در تمام گوشه های پروسه و با حضور ولتاژ آفست ورودی 15 میلی ولت، در سرعت نمونه برداری 800 میلیون نمونه برثانیه، به درستی تشخیص دهد. آنالیز مونت کارلو در 100 تکرار مختلف، با انتخاب تصادفی ولتاژ آفست ورودی از توزیع گاوسین با مقدار 25 میلی ولت در 3σ نشان می دهد که انحراف معیار آفست ارجاع شده به ورودی به 150 میکروولت کاهش می یابد. کل توان مصرفی مقایسه کننده پیشنهادی 550 میکرووات در سرعت نمونه برداری 800 میلیون نمونه برثانیه است. نتایج شبیه سازی پس از لی اوت با استفاده از نرم افزار HSPICE و براساس نسخه BSIM3v3 در مدل سازی ترانزیستورهای پروسه 0.18 میکرون ارائه شده اند.