طراحی رمزنگار AES با قابلیت تحمل پذیری خطا در بستر FPGA

الگوریتم رمزنگاری AES یا رایندال یکی از متداول ترین الگوریتم های رمزنگاری استاندارد است. از مشکلات الگوریتم رایندال، متفاوت بودن الگوریتم های رمزگذاری و رمزگشایی و نحوه پیاده سازی آن بر روی FPGA است، از طرفی به علت حساسیت عملیات رمزنگاری و رمزگشایی، نیاز به خروجی های عاری از خطا و بدون تاخیر (یعنی افزایش قابلیت اطمینان و قابلیت دسترسی) داریم. در این مقاله، ابتدا به بررسی مختصر الگوریتم رایندال پرداخته و سپس روش افزونگی استفاده شده جهت افزایش قابلیت اطمینان سیستم، مورد بررسی قرار خواهد گرفت؛ آنگاه روش های متفاوت پیاده سازی و مزایای پیاده سازی سخت افزاری را بررسی خواهیم کرد، سپس مدلی برای پیاده سازی این الگوریتم (شامل قسمت های رمزگذار و رمزگشا) برروی FPGA ارائه خواهد شد که از نظر حجم سخت افزار مصرفی و نرخ گذردهی کارآمد است. برای دسترسی به اهداف بالا، پیاده سازی الگوریتم به صورت خط لوله برروی FPGA انجام گرفته است. نتایج تحلیل رمزکننده و رمزگشای پیشنهادی گویای صحت عملکرد و کارایی مناسب این روش است. لازم به ذکر است این مدل در عین سادگی موجب افزایش قابلیت اطمینان، قابلیت دسترسی، کارایی، سرعت و امنیت داده ها می شود.