طراحی رجیستر فایل توان- پایین در فناوری 90 نانومتر CMOS

عمده توان مصرفی در رجیستر فایل های سریع مربوط به مسیرهای خواندن است که با استفاده از مدارهای دینامیکی پیاده سازی می شوند. از این رو، یک تکنیک مداری جدید در این مقاله پیشنهاد می شود که بدون کاهش چشمگیر سرعت و مصونیت در برابر نویز، توان مصرفی رجیستر فایل ها را کاهش می دهد. در مدار دینامیکی پیشنهادی، شبکه پایین کش به چند شبکه کوچکتر تقسیم می شود تا عملکرد مدار افزایش یابد. همچنین شبکه های پایین کش با استفاده از ترانزیستورهای NMOS پیش بار می شوند تا دامنه نوسان ولتاژ و در نتیجه توان مصرفی کم شود. با استفاده از مدار پیشنهادی، یک رجیستر فایل با 64 کلمه 32 بیتی، دو پورت برای خواندن و یک پورت برای نوشتن پیاده سازی می شود. رجیستر فایلهای مورد مطالعه با استفاده از نرم افزار HSPICE در تکنولوژی 90 نانومتر CMOS و با بکارگیری ترانزیستورهایی با ولتاژ آستانه کم شبیه سازی شدند. نتایج شبیه سازی برای رجیستر فایل ها نشان می دهند که تحت مصونیت در برابر نویز یکسان، توان مصرفی و تاخیر در رجیستر فایل پیشنهادی به ترتیب 37% و 36% نسبت به رجیستر فایل متداول کاهش یافته است.