طراحی خط تاخیر ترکیبی پهن باند برای استفاده در حلقه قفل تاخیر

برای داشتن نرخ داده‌ با پهنای‌باند وسیع در سیستم‌های مخابراتی نسل جدید نیاز به استفاده از تکنولوژی پیشرفته مدیریت کلاک مانند حلقه قفل تاخیر((DLL می‌باشد. با پیدایش اینترنت اشیا سازمان‌ها به دنبال هوشنمند شدن هستند و توان مصرفی پایین و طراحی های جدید مورد تاکید همه سیستم‌های هوشمند است. با افزایش فرکانس و کارآیی سیستم‌های VLSI، طراحی سیستم توزیع کلاک دارای چالش‌های زیادی می‌شود، زیرا کیفیت کلاک تولید شده به نوعی تعیین کننده کارآیی کل سیستم می‌باشد. کیفیت سیگنال‌ کلاک توسط چندین عامل از جمله فرکانس، فاز، دوره کارکرد، جیتر و انحراف کلاک تعیین می‌شود. هر یک از مدارهای آنالوگ و دیجیتال محدودیت‌هایی دارند که در صورت استفاده از DL آنالوگ یا دیجیتال تنها نمی‌توان کلاک با کیفیت بالا داشت. یکی از این ایده‌های مطرح شده برای افزایش کارآیی DLها، استفاده ترکیبی از مدارهای آنالوگ و دیجیتال در یک سیستم است. در این تحقیق یک خط تاخیر با استفاد از ترکیب مدارهای دیجیتال و آنالوگ، طراحی و سپس با استفاده از نرم‌افزار 2008 ADS بر مبنای تکنولوژی µm 18/0TSMC CMOSRF و ولتاژ تغذیه 8/1ولت در سطح ترانزیستور شبیه‌سازی شده است. برای بلوک خط تاخیر، سلول تاخیر با کنترل ترکیبی و مدار گرایشی پیشنهاد شده است که با استفاده از تغذیه بدنه امکان رسیدن به ورودی و خروجی خط به خط را فراهم کرده است. در نهایت مدار تاخیری با پهنای باند MHz840 و جیتر موثر psec 7/3 در MHz920 حاصل شده است، که در آن حداکثر توان مصرفی مدار در فرکانس MHz920 برابر mW 9/3 میباشد.