به جمع مشترکان مگیران بپیوندید!

تنها با پرداخت 70 هزارتومان حق اشتراک سالانه به متن مقالات دسترسی داشته باشید و 100 مقاله را بدون هزینه دیگری دریافت کنید.

برای پرداخت حق اشتراک اگر عضو هستید وارد شوید در غیر این صورت حساب کاربری جدید ایجاد کنید

عضویت
جستجوی مقالات مرتبط با کلیدواژه

fpga

در نشریات گروه برق
تکرار جستجوی کلیدواژه fpga در نشریات گروه فنی و مهندسی
  • ابوالفضل روشن پناه، پویا ترک زاده *، خسرو حاج صادقی، مسعود دوستی

    در این مقاله، یک مبدل دیجیتال به آنالوگ دلتا-سیگما درجه دوم (DSM-DAC) 16بیتی چند حالته با ساختار بهم ریخته زمانی (TI) در فرکانس مرکزی 4 گیگاهرتز و با پهنای باند 20 مگاهرتز به زبان توصیف سخت افزاری (VHDL) مبتنی بر FPGA پیاده سازی شده است. معماری پیشنهادی تنها از یک فرکانس کلاک برای تولید سیگنال های فرکانس رادیویی (RF) استفاده می کند. مدولاتور دلتا-سیگما (DSM) درجه دوم با توانایی تنظیم مجدد دارای سه حالت پایین گذر (LP)، میانگذر (BP) در فرکانس 4/Fs و بالاگذر (HP) برای سنتز سیگنال است. برای افزایش فرکانس نمونه برداری (Fs)، ساختار 4 کاناله TI پیشنهاد شده است که هر کدام از کانالها در فرکانس 4/Fs کار می کنند. از آنجایی که ضرایب ساده برای همه حالتها وجود دارد، عملیات ضرب را می توان با استفاده از یک بلوک شیفت دهنده انجام داد. یک چالش مهم در طراحی این نوع ساختارها، خطای چرخه وظیفه (DCE) است. برای غلبه بر اثر خطای DCE، با تنظیم مدار فیلتر و یکطرفه کردن باند فرکانسی عبور سیگنال بدون اضافه کردن سخت افزار اضافی و پیچیدگی مداری، راه حل جدیدی پیشنهاد شده است. در این روش با حذف اثر تصویر سیگنال مقادیر SNDR و SFDR حتی برای حالت BP به طور قابل توجهی افزایش می یابد. چالش دیگر خطای عدم تطابق سلول های DAC است. این خطا به دو روش میانگین گیری وزنی داده ها (DWA) و مرتب سازی تطبیق عناصر پویا (SDEM) جبران سازی شده است. نتایج شبیه سازی در ISE نشان می دهد که مقدار SNDR برای حالت های LP، BP و HP به ترتیب برابر با 10/106، 65/105 و 95/104 dB است.

    کلید واژگان: بهم ریختگی زمانی، خطای چرخه وظیفه، ساختارپس خور- خطا، عدم تطابق سلول ها، مدولاتور دلتا-سیگما، FPGA
    Abolfazl Roshanpanah, Pooya Torkzadeh*, Khosrow Hajsadeghi, Massoud Dousti

    In this research, a 16-bit multi-mode second-order Delta-Sigma Modulator-Digital-to-Analog Converter (DSM-DAC) with a time-interleaved (TI) structure operating at a center frequency of 4 GHz and a bandwidth of 20 MHz has been implemented using VHDL on an FPGA platform. The proposed architecture utilizes a single clock frequency for generating RF signals. The second-order DSM is reconfigurable, offering three filter modes: LP, BP at Fs/4, and HP for signal synthesis. Since the coefficients remain simple for all modes, multiplication operations can be achieved using a shifter block. To investigate the effect of duty-cycle-error (DCE) and its compensation, various error values are applied to the modulator and compensation is performed. A novel solution is proposed to overcome the DCE by adjusting the filter and unilaterally narrowing the signal passband without adding extra hardware complexity. This approach significantly enhances the SNDR and SFDR of the DSM output, even for the BP mode. Another challenge is the mismatch error in DAC cells. This error is simulated and compensated using two methods DWA and SDEM. Simulation results in ISE demonstrate that the SNDR values for LP, BP, and HP modes are 106.10, 105.65, and 104.95 dB, respectively.

    Keywords: Delta-Sigma Modulator, Duty-Cycle-Error, Error-Feedback, FPGA, Mismatch, Time-Interleaved
  • Ali Riyadh ALI, Rakan Khalil Antar*, Abdulghani Abdulrazzaq Abdulghafoor

    Artificial intelligence-based optimization algorithm was used to compute the switching angle values. In order to run the inverter with the lowest possible Total Harmonic Distortion (THD) value, it is suggested in this study to use an algorithm such as the Practical Swarm Algorithm (PSA).  The multilevel inverter and optimization algorithm were created and simulated in this study using a MATLAB software. A frequency spectrum analysis was also conducted and found to be consistent with the theoretical analysis of the system. To provide practical results, the FPGA generates PWM signals that are appropriate for the inverter switches. On the Spartan-3E Starter set, the suggested control schemes were developed and put it into practice. Xilinx-ISE 12.1i design software and VHDL hardware description language were used to create the FPGA software. The suggested approaches have a number of benefits over conventional digital PWM techniques, including straightforward hardware implementation, minimum scaling of digital circuits, easy digital design, reconfigurable, and flexibility in adaptability. The outcomes of the experiment and the simulation agreed rather well.

    Keywords: FPGA, Selective Harmonic Elimination (SHE), Harmonics, Particle Swarm Optimization (PSO)
  • بهرام رشیدی*، محمد عابدینی

    در این مقاله پیاده سازی ساختارهایی پر سرعت برای محاسبه ضرب نقطه ای برای خم های بیضوی باینری ادواردز و هشیان کلی شده بر اساس الگوریتم نردبان منتگومری ارایه شده است. در ساختار پیشنهادی برای کاهش تعداد سیکل ساعت، ضرب کننده های میدانی برای انجام محاسبات جمع دو نقطه و دو برابر کردن یک نقطه به صورت موازی استفاده شده اند. ضرب کننده ی میدانی استفاده شده با پایه نرمال گوسی می باشد، که به صورت خط لوله ای و دارای ساختار رقمی-سریال در پایه نرمال گوسی است. این ضرب کننده دارای ساختاری منظم با مسیر بحرانی کم و سخت افزار مصرفی مناسب می باشد. در ساختار ارایه شده عمل ضرب نقطه ای برای خم های بیضوی باینری ادواردز در دو حالت کلی و خاص آن به ترتیب از چهار و سه ضرب کننده ی میدانی استفاده شده است. همچنین از سه ضرب کننده ی میدانی برای خم باینری هشیان کلی شده استفاده شده است. ضرب کننده ها در طول محاسبات برای کاهش تعداد سیکل ساعت، زمان بندی و به اشتراک گذاشته شده اند. نتایج پیاده سازی معماری های پیشنهادی بر روی Virtex-5 XC5VLX110 FPGA نشان می دهد که زمان اجرای ضرب نقطه برای خم های بیضوی باینری ادواردز و هشیان کلی شده بر روی میدان های متناهی GF(2163) و  GF(2233)  به ترتیب µs 8.62 و µs 11.03 است. نتایج نشان می دهد که ساختارهای پیشنهادی، در مقایسه با ساختارهای قبلی، از نظر پارامترهای مانند تاخیر و بازدهی بهبود یافته اند.

    کلید واژگان: سیستم رمزنگاری خم بیضوی، ضرب نقطه ای، ضرب کننده در پایه نرمال گوسی، رقمی-سریال، خم های بیضوی باینری ادواردز، خم های باینری هشیان کلی شده
    Bahram Rashidi*, Mohamad Abedini

    The field of embedded systems for cryptographic applications is constantly growing and new methods and applications are emerging. In this paper, high-speed hardware architectures of point multiplication based on the Montgomery ladder algorithm for binary Edwards and generalized Hessian curves in Gaussian normal basis are presented. Computations of the point addition and point doubling in the proposed architecture are concurrently performed by pipelined digit-serial finite field multipliers. The multipliers in the parallel form are scheduled for the lower number of clock cycles compared to other works.  The structure of the proposed digit-serial Gaussian normal basis multiplier is constructed based on regular and low-cost modules of exponentiation by powers of two and multiplication by normal elements. Therefore, the structures are area efficient and have low critical path delay. Implementation results of the proposed architectures on Virtex-5 XC5VLX110 FPGA show that execution time of the point multiplication for binary Edwards and generalized Hessian curves over GF(2163) and GF(2233) are 8.62 µs and 11.03 µs, respectively. The results show improvements in terms of execution time and efficiency compared to other's related works. For example, for binary Edwards curves over GF(2163) (on Virtex-4 XC4VLX110 FPGA) the proposed design can reduce hardware resource utilization, execution time, and efficiency by up to 17%, 30%, and 42%, respectively, compared with other the best previous architecture.

    Keywords: Elliptic Curve Cryptosystems, Point multiplication, Finite Fields, Gaussian normal basis, Binary Edwards curves, generalized Hessian curves, FPGA
  • Z. Szadkowski *, A. Szadkowska
    The emission of radio waves from Extensive Air Showers (EAS), initiated by ultrahigh-energy cosmic rays, has been attributed to geomagnetic emission and charge excess processes. At frequencies from 10 to 100 MHz this process leads to coherent radiation. Nowadays, the radio detection technique is used in many experiments consisting in studying EAS. One of them is the Auger Engineering Radio Array (AERA), located at the Pierre Auger Observatory. The frequency band observed by the AERA radio stations is 30-80 MHz. This investigatedfrequency range is often highly contaminated by human-made and narrow-band radio frequency interferences (RFI). The suppression of this contamination is crucial to lower the rate of spurious triggers.An adaptive filter based on the Least Mean Squares (LMS) algorithm can be an alternative to the currently used IIR-notch non-adaptive filter. The paper presents 32/64-stage filters based on a non-canonical FIR filter implemented into cost-effective CycloneIV and CycloneV Altera FPGAs with a sufficient safety margin of the registered performance for a global clockabove 200 MHz to satisfy the Nyquist criterion.
    Keywords: Cosmic rays, Pierre Auger Observatory, Auger Engineering Radio Array, FPGA, filter, LMS, RFI
  • Muhamadali Hajisoltani, Raziyeh Salarifard *, Hadi Soleimany
    Masking techniques are used to protect the hardware implementation of cryptographic algorithms against side-channel attacks. Reconfigurable hardware, such as FPGA, is an ideal target for the secure implementation of cryptographic algorithms. Due to the restricted resources available to the reconfigurable hardware, efficient secure implementation is crucial in an FPGA. In this paper, a two-share threshold technique for the implementation of AES is proposed. In continuation of the work presented by Shahmirzadi et al. at CHES 2021, we employ built-in Block RAMs (BRAMs) to store component functions. Storing several component functions in a single BRAM may jeopardize the security of the implementation. In this paper, we describe a sophisticated method for storing two separate component functions on a single BRAM to reduce area complexity while retaining security. Out design is well suited for FPGAs, which support both encryption and decryption. Our synthesis results demonstrate that the number of BRAMs used is reduced by 50% without affecting the time or area complexities.
    Keywords: Side-channel attacks, FPGA, Threshold Implementation, AES
  • Milad Salimian *, Ali Jahanian

    Side-channel analysis methods can reveal the secret information of digital electronic systems by analyzing the dependency between the power consumption of implemented cryptographic algorithms and the secret data. Recent studies show that it is possible to gather information about power consumption from FPGAs without any physical access. High flexibilities of modern FPGAs cause that they are used for cloud accelerator in Platform as a Service (PaaS) system; however, new serious vulnerabilities emerged for these platforms. Although there are some reports about how switching activities from one region of FPGA affect other regions, details of this technique are not analyzed. In this paper, we analyzed the strength of this kind of attack and examined the impact of geometrical and electrical parameters of the victim/attacker modules on the efficiency of this attack. We utilized a Zynq-based Xilinx platform as the device under attack. Experimental results and analyses show that the distance between the victim module and the sensor modules is not the only effective parameter on the quality of attack; the influence of the relational location of victim/attacker modules could be more considerable on the quality of attack.

    Keywords: CPA, FPGA, Side-Channel, Power Sensor, TDL, TDC
  • A. Pathan*, T. Memon

    FPGA’s block memory may be programmed as a single or dual-port RAM/ROM module that leads to an area-efficient implementation of memory-based systems. In this contest, various works of carrying out an optimized implementation of simple to complex DSP systems on embedded building blocks may be seen. The multiplier is a core element of the DSP systems, and in implementing a memory-based multiplier, it is observed that one of the operands is kept constant, hence leading the design to a constant-coefficient multiplication. This paper shows Virtex-7 FPGA’s dual-port ROM-based implementation of an 8x8 variable-coefficient multiplier that may be used in several simple to complex DSP applications. The novelty of the proposed design is to configure the block ROM in dual-port mode and, hence, get four partial products in two clock cycles and introduce two unconventional adder approaches for partial product addition. This approach leads to fully resource utilization and the provision of a variable-coefficient multiplier. The work also shows the comparison of proposed architecture with already existing memory-based implementations and concludes the work as a novel step towards the efficient memory-based implementation of multiplier core.

    Keywords: Block Memory, Digital Signal Processing, FPGA, Multiplier
  • A. Mohammadi Anbaran, P. Torkzadeh *, R. Ebrahimpour, N. Bagheri
    Background and Objectives

    Programmable logic devices, such as Field Programmable Gate Arrays, are well-suited for implementing biologically-inspired visual processing algorithms and among those algorithms is HMAX model. This model mimics the feedforward path of object recognition in the visual cortex.

    Methods

    HMAX includes several layers and its most computation intensive stage could be the S1 layer which applies 64 2D Gabor filters with various scales and orientations on the input image. A Gabor filter is the product of a Gaussian window and a sinusoid function. Using the separability property in the Gabor filter in the 0° and 90° directions and assuming the isotropic filter in the 45° and 135° directions, a 2D Gabor filter converts to two more efficient 1D filters.

    Results

    The current paper presents a novel hardware architecture for the S1 layer of the HMAX model, in which a 1D Gabor filter is utilized twice to create a 2D filter. Using the even or odd symmetry properties in the Gabor filter coefficients reduce the required number of multipliers by about 50%. The normalization value in every input image location is also calculated simultaneously. The implementation of this architecture on the Xilinx Virtex-6 family shows a 2.83ms delay for a 128×128 pixel input image that is a 1.86X-speedup relative to the last best implementation.

    Conclusion

    In this study, a hardware architecture is proposed to realize the S1 layer of the HMAX model. Using the property of separability and symmetry in filter coefficients saves significant resources, especially in DSP48 blocks.    The author(s). This is an open access article distributed under the terms of the Creative Commons Attribution (CC BY 4.0), which permits unrestricted use, distribution, and reproduction in any medium, as long as the original authors and source are cited. No permission is required from the authors or the publishers.

    Keywords: Gabor Filter, FPGA, Separable Filter, Convolution, HMAX Model
  • Nastaran Shekofte, Siavash Bayat Sarmadi *, Hatameh Mosanaei Boorani
    ‎Hardware Trojans have emerged as a major concern for integrated circuits in recent years‎. ‎As a result‎, ‎detecting Trojans has become an important issue in critical applications‎, ‎such as finance and health‎. ‎The Trojan detection methods are mainly categorized into functional and side channel based ones‎. ‎To increase the capability of both mentioned detection methods‎, ‎one can increase the transition activity of the circuit‎. ‎This paper proposes a trusted platform for detecting Trojans in FPGA bitstreams‎. ‎The proposed methodology takes advantage of increased Trojan activation‎, ‎caused by transition aware partitioning of the circuit‎. ‎Meanwhile‎, ‎it benefits partial reconfiguration feature of FPGAs to reduce area overhead‎. ‎Experimental studies on the mapped version of s38417 ISCAS89 benchmark show that for the transition probability thresholds of 10^{-4} and 2*10^{-5}‎, ‎our method increases the ratio of the number of transitions (TCTCR) in the Trojan circuit by about 290.93% and 131.48%‎, ‎respectively‎, ‎compared to the unpartitioned circuit‎. ‎Similar experiments on s15850 for the transition probability thresholds of 10^{-4} and 2*10^{-5} show an increase of 290.26% and 203.11% in TCTCR‎, ‎respectively. Furthermore‎, ‎this method improves the functional Trojan detection capability due to a significant increase in the ratio of observing wrong results in primary outputs‎.
    Keywords: ‎Hardware Trojan, Trusted Design Platform, Partial Reconfiguration, FPGA‎
  • محسن جهانبانی، زین العابدین نوروزی*
    طرح های رمزنگاری احرازاصالت شده دو سرویس محرمانگی و جامعیت را هم زمان فراهم می کنند. مسابقه سزار با هدف طراحی این رمزها در حال برگزاری است. یکی از معیارهای انتخاب طرح نهایی این مسابقه در کنار امنیت، عملکرد سخت افزاری کاندیداها در محیط های با منابع محدود است. در این مقاله برای اولین بار برای رمز احراز اصالت شده COLM از دور نهایی مسابقه سزار، یک معماری سخت افزاری سبک وزن 8-بیتی و سازگار با واسط برنامه نویسی کاربردی نسخه 2 ارایه شده است. به دلیل این که طرح COLM از رمز AES به عنوان اولیه استفاده می کند، از معماری سبک وزن Atomic-AES سازگار شده با قوانین مسابقه سزار استفاده شده است. برای کاهش منابع سخت افزاری مصرفی از تکینک هایی مانند پیاده سازی یک هسته AES برای رمزنگاری/رمزگشایی طرح، به اشتراک گذاری ثبات ها و پیاده سازی دوبرابرکردن روی میدان (2128)GF با ساختار 8 -بیت و ساختن ضرب های مرتبه بالاتر از آن، استفاده شده است. معماری پیشنهادی طرح COLM روی بسترهای ASIC و FPGA پیاده سازی شده است. این معماری برای دو بستر فوق مشابه بوده ولی از تکنیک های بهینه سازی نگاشت تکنولوژیکی برای هر بستر استفاده شده است. مقایسه نتایج این کار با پیاده سازی های پایه نشان می دهد که ناحیه مصرفی در FPGA، 62% و در ASIC، 74% کاهش داشته است. هم چنین اختصاصی نمودن 2v API برای عرض داده 8-بیت ناحیه مصرفی API را به ترتیب به میزان 8% و 6% روی بستر FPGA و ASIC کاهش داده است.
    کلید واژگان: طرح های رمزنگاری احرازاصالت شده، پیاده سازی سبک وزن، مسابقه سزار، COLM، FPGA، ASIC
    M. Jahnabani, Z. Norouzi *
    Authenticated encryption schemes provide both confidentiality and integrity services, simultaneously. The CAESAR competition is being held with the aim of designing this cipher. An important criterion for selecting the final portfolio, besides security, is the hardware performance of the candidate in the environments with limited resource. In this paper, for the first time for COLM authenticated ciphers from the final round of the CAESAR, an 8-bit lightweight architecture have been presented, which is compatible with API v2. Since COLM scheme uses AES cipher as a primitive, lightweight architecture of Atomic-AES has been selected and adopted according to the API rules. Furthermore, to reduce the area in the hardware implementation, several techniques are used, including implementing one AES core in the datapath, sharing of registers and implementation doubling on the GF (2128) with 8-bit architecture for constructing the higher-order multipliers. Proposed architecture of COLM is implemented on ASIC and FPGA platforms. This architecture is similar in both platforms, but different technology mapping optimization techniques are used for each platform. Comparing the results with 128-bit implementations shows that the area on FPGA and ASIC is reduced by 62% and 74%, respectively. Also, the customized API v2 for 8-bit data width reduced the API area by 8% and 6% on the FPGA and ASIC platforms, respectively.
    Keywords: authenticated encryption schemes, lightweight implementation, CAESAR competition, COLM, FPGA, ASIC
  • علی قیاسیان*

    با توجه به افزایش نقش صنایع مرتبط با فناوری اطلاعات و ارتباطات در تولید گازهای گلخانه ای، مدیریت مصرف توان تجهیزات سخت افزاری در بستر شبکه های انتقال داده بسیار موردتوجه قرارگرفته است. میزان مصرف توان تراشه های استفاده شده در این تجهیزات به طور مستقیم با فرکانس کار آن تراشه ها مرتبط است. ازاین رو یکی از راهکارهای کاهش مصرف توان این وسایل، تنظیم فرکانس کار آن ها بر اساس بار ترافیک شبکه می باشد. در این مقاله، چنین راهکاری به صورت یک مسئله بهینه سازی MILP در چارچوب معماری شبکه SDN و برای مجموعه ای متشکل از سوئیچ های Openflow که بر روی FPGA پیاده سازی شده اند، اعمال شده است. برای این منظور ابتدا با انجام آزمایش های میدانی نمودار مصرف توان یک سوئیچ برحسب نرخ ترافیک و فرکانس کار آن استخراج گردیده است. سپس با حل مسئله بهینه سازی ارائه شده بر روی یک شبکه زیرساخت با داده های واقعی استخراج شده از SNDlib و مقایسه نتایج حاصل با دو روش متداول دیگر در این حوزه، نشان داده شده است که روش پیشنهادی بیش از 37% مصرف توان را کاهش می دهد.

    کلید واژگان: توان، انرژی، سوئیچ، بهینه سازی، Openflow، SDN، FPGA، شبکه کامپیوتری، تنظیم فرکانس
    Ali Ghiasian*

    The significant impact of information and communication technology (ICT) on Greenhouse Gas emissions has caused a considerable research interest in energy management of network devices in recent years. As the amount of power consumption in routers and switches is a function of their working frequency, one approach to energy saving is to adapt working frequency of such devices dynamically and proportional to their traffic load. This paper describes this approach in Software Defined Networking (SDN) framework by proposing a Mixed Integer Linear Programming (MILP) formulation for a network of FPGA based interconnected Openflow switches. The prerequisite information of switch power profile is obtained by running experimental tests. The proposed method is applied to an infrastructural dataset extracted from the standard SNDlib database. Simulation results show that frequency scaling technique reduces power consumption by more than 37% in comparison to other well-known power-saving approaches.

    Keywords: Power, energy, openflow, switch, router, software defined networking, FPGA, computer network, frequency scaling
  • Reza Sabbaghi *, Reza Akbari-Hasanjani, Leila Dehbozorgi
    The present study is to investigate and design the logic gates and half adder circuits by using multilayer neural network. The parallel function of the neural networks allows their application in designing high-speed circuits. DSP and FPGA can be used in implementation of these circuits, which reduces the area of the circuit. This study first considers logic gates, and since half adder circuits are the basic systems in computing, a half adder circuit is designed in this study. To design a full adder circuit, two half adders and an OR gate can be used. The results of this study are consistent with the results of gates designed with other technologies such as CMOS and TTL, except that neural networks use less power. The results of the simulations are consistent with the results of logic gates and half adder designed with CMOS and TTL technologies. Matlab 2017 has been used in this paper for simulation.
    Keywords: Neural network, FPGA, DSP, area
  • امین نادری*، یوسف درمانی، علی ناصری

    در خیلی از کاربردها از جمله اینترنت اشیاء و همچنین بخشهای مختلف شبکه های فرماندهی و کنترل ضرورت دارد که اطلاعات در بستر شبکه منتقل گردد. در کاربردهایی که FPGA نقش پردازنده دارد، به دلیل محدودیتهای هزینه و حجم لازم است تا لایه های شبکه نیز بر روی FPGA پیاده شوند. همچنین چون تمامی لایه ها درون FPGA پیاده میشوند امکان رمزگذاری و... در لایه های مختلف شبکه وجود خواهد داشت. هدف از این مقاله طراحی یک گره در شبکه بر اساس استاندارد IEEE802.3 است به صورتی که قابلیت پیادهسازی بر روی FPGA داشته باشد. در این طراحی، معماری تلفیقی از سه لایه پیوند داده، شبکه و انتقال مدنظر است. به منظور افزایش سرعت و کاهش حجم مورد استفاده از LUT ، طراحی به صورت خط لوله انجام گرفته است. پروتکلهای انتخابی در طراحی انجام شده، پروتکل IEEE802.3 برای لایه پیوند داده، پروتکل IPv4 برای لایه شبکه و پروتکل UDP برای لایه انتقال میباشد. معماری مذکور بر روی روی تراشه XC6slx9-2 پیادهسازی گردید. طبق نتایج به عمل آمده در عمل و سنتز نرم افزار حدود 25 درصد از حجم سلولهای منطقی FPGA مصرف شده و سرعت کلاک برنامه 140 مگاهرتز به دست آمده است. نرخ ارسال و دریافت سیستم در حالت پایدار برای اترنت 100 ، حدود 80 مگابیت بر ثانیه و برای اترنت 10 برابر 10 مگابیت بر ثانیه به دست آمده است.

    کلید واژگان: Ethernet، IEEE802، اترنت، تراشه های برنامه پذیر، FPGA
    amin naderi*, Yousef Darmani, ali naseri

    In many applications such as IOT and different parts of the command and controll networks it is essential that information is transferred via network. In applications where the FPGAs are used as processors, due to cost and size limitiation, network layers need to be implemented on FPGA. Also with implementing all layers on FPGA it is possible to encrypt each layer individually. The purpose of this paper presents designing a node in the network based on IEEE802.3 standards so that it can be implemented on FPGA. In this design architecture combination of the data link, network and transport layer is considered. In order to increase speed and reducehe number of used LUTs, the design is based on pipleline. The chosen protocol of the design are IEEE802.3 for the data link layer, IPv4 for network layer and UDP for transport layer. The architecture mentioned above was implemented on xc6slx9-2 chip. Accourding to the results obtained in practice and software synthesise, about 25 percent of the FPGA's logic cells are consumped and 140 Mhz clock speed for the program is obtained.

    Keywords: Ethernet, Network, UDP, IP, data link layer, FPGA
  • Nagarjuna Telagam, Nehru Kandasamy
    The semiconductor circuits dissipate energy in the form of binary digits. This dissipation of energy is in the form of power consumption. ALU is complex circuit and is one of many components within CPU. It performs mathematical and bitwise operations. This paper proposes a new low power 8 bit ALU digital circuit for nano scale regions. The proposed ALU has two 4x1 data selectors, 2x4 decoder and an adder circuit as sub modules. The output of 2x4 decoder is connected to 3 input NAND, AND, OR, XOR gates. The low power adder and multiplexer are proposed and it is used for ALU design. With the help of selection lines of multiplexer, the conventional operations of ALU such as logical operations are performed. This proposed ALU caters the need of digital signal processing tools. Present ALU structure is simulated in Linux Computer using Cadence Virtuoso software and implemented in 180nm technology. The proposed ALU has delay of 386.0ps and average power of 677.2uW. The power delay product shows 65.58 % improvement when compared to the conventional 8-bit ALU design.
    Keywords: HDL, FPGA, ALU, DECODER, DATA SELECTOR, CMOS, FINFET, POWER, AREA, SPEED
  • آرش ثباتی، خلیل منفردی*، موسی یوسفی
    در این مقاله، به طراحی و پیاده سازی دستگاه مبتنی بر FPGA پرداخته شده است. این دستگاه برای کنترل محیط های حساس به دما و رطوبت با کنترل دستگاه های رطوبت ساز و خنک کننده به ازای مقادیر از پیش تعیین شده ساخته شده است. کنترل لحظه به لحظه مقادیر رطوبت و دما برای محیط مورد نظر با سنسورهای تعبیه شده و صدور دستورات آنی برای کنترل آن ها اصل عملکرد این دستگاه می باشد. استفاده از امکان ارسال اطلاعات از طریق بلوتوث که از یک پروتکل خاص برای رمزگذاری ارتباط و نیز تشخیص و تصحیح خطا استفاده می کند، دستگاه ساخته شده را قادر به کار در محیط های حساس می نماید. دستگاه ساخته شده قابلیت برقراری ارتباط با کامپیوتر و ذخیره سازی اطلاعات را نیز دارا می باشد. برای ارزیابی عملکرد مدار پیشنهادی ابتدا طرح به صورت سیستمی در نرم افزار Matlab شبیه سازی و سپس در محیط Xilinx ISE در سطح گیت های منطقی پیاده سازی و درنهایت به صورت عملی بر روی تراشه SPARTAN 3 FPGA پیاده سازی و صحت کار سیستم با ارزیابی نتایج حاصل تائید شده است.
    کلید واژگان: FPGA، بلوتوث، مانیتورینگ، سنسور دما، سنسور رطوبت، کدگذاری
    Arash Sobati, Khalil Monfaredi *, Mousa Yousefi
    Design and implementation of an FPGA based system is illustrated in this paper. This Device is utilized to control temperature and humidity sensitive environments with the aid of humidifier and fan devices. In situ control of humidity and temperature values by incorporated sensors and sending real time instructions to control these amounts is this device’s principle of operation. The capability of the fabricated device to send data via Bluetooth which meanwhile uses an special protocol to encrypt data transmit as well as incorporated error detection and correction protocol makes the device capable to be utilized in places demand ultrahigh immune approach. The Device is also capable to communicate with the computer and store the obtained information. To evaluate the performance of the proposed circuit the system is first simulated in Matlab and then it is implemented in logical gate level at Xilinx ISE environment and finally is practically implemented by Xilinx SPARTAN 3 FPGA and its performance is evaluated experimentally.
    Keywords: FPGA, Bluetooth, monitoring, temperature sensor, humidity sensor, encoded
  • پرهام دری، علی قیاسیان*، حسین سعیدی
    الگوریتم رمزنگاری AES یکی از متداول ترین الگوریتم های رمزنگاری متقارن است. به علت قابلیت های این الگوریتم، آن را می توان بر روی بسترهای مختلفی ازجمله بر روی بسترهای سخت افزاری نظیر FPGA پیاده سازی کرد. همچنین به علت ساختار الگوریتم می توان مسیر داده را به صورت چرخشی و یا غیر چرخشی پیاده سازی نمود. ازآنجاکه بسته به کاربرد، استفاده از هریک از این دو معماری تاثیر فراوانی بر میزان گذردهی و میزان منابع مصرفی دارد، می بایست در طراحی توازنی میان این دو عامل همواره متناقض برقرار شود. همچنین ازآنجاکه در این الگوریتم قسمت S-Box بخش بحرانی جهت دستیابی به این اهداف است، این مقاله به ارائه یک مدار ترکیبی به منظور پیاده سازی S-Box استفاده شده در تبدل جای گشت بایت در الگوریتم AES و همچنین طراحی مسیر داده در این الگوریتم به صورت غیر چرخشی و با استفاده از تکنیک خط لوله می پردازد. نتایج حاصل در مرحله Place & Route نشان می دهد که معماری ارائه شده در این مقاله به میزان slices 3669 مصرف کرده و با بیشترین فرکانس پالس ساعت MHz 776/570 قادر است عمل کند بنابراین به گذردهی Gbps 35/71 دست می یابد. این نتایج بر روی Virtex 7 FPGA (xc7v585t -3ff1157) و با استفاده از نرم افزار Xilinx ISE 14.2 به دست آمده است.
    کلید واژگان: رمزنگاری، الگوریتم AES، بسترهای سخت افزاری، FPGA
    Parham Dorri, Ali Ghiasian *, Hossein Saidi
    Advanced Encryption Standard (AES) is one of the most common standard encryption algorithms. Inspired by its characteristics, AES algorithm can be implemented on various hardware platforms such as FPGA. Also, the data path can be implemented in either loop-unrolling or rolling architecture. These two architectures have direct impact on the amount of area consumption on the chip as well as system throughput. Then, a smart design should be able to consider the trade-off between area and throughput and provide a good balance between these two conflicting factors. In this paper, we propose such a design to represent the area-throughput trade-off for FPGA implementation of the AES algorithm. With loop unrolling and pipelining techniques, throughput of 71.35 Gbps is achievable in Virtex 7 FPGA (xc7v585t-3ff1157). This design has just used 3669 Slices on the chip. The extracted results from the Place & Route report of Xilinx ISE 14.2 indicates that the maximum attainable clock frequency is 570.776 MHz.
    Keywords: Encryption, AES algorithm, Hardware platforms, FPGA
  • Sharareh Zamanzadeh*, Ali Jahanian
    FPGA platforms have been widely used in many modern digital applications due to their low prototyping cost, short time-to-market, and flexibility. Field-programmability of FPGA bitstream has made it as a flexible and easy-to-use platform. However, access to bitstream degraded the security of FPGA IPs because there is no efficient method to authenticate the originality of bitstream by the FPGA programmer. The issue of secure transmission of configuration information to the FPGAs is of paramount importance to both users and IP providers. In this paper, we presented a “Self Authentication” methodology in which the originality of sub-components in bitstream is authenticated in parallel with the intrinsic operation of the design. In the case of discovering violation, the normal data flow is obfuscated and the circuit would be locked. Experimental results show that this methodology considerably improves the IP security against malicious updates with reasonable overheads.
    Keywords: FPGA, Hardware Security, IP Protection, Security Path
  • محسن کیانی *، عبدالله چاله چاله
    امروزه انرژی مصرفی در سیستم های مبتنی بر FPGA از پارامترهای مهم به شمار می آید. این پارامتر در برخی کاربردها با منبع محدود انرژی اهمیت بیشتری می یابد. انرژی مصرفی در یک سیستم شامل انرژی مصرفی استاتیک و دینامیک است. به دلیل محدودیت های یک تراشه FPGA در برخی کاربردها، از چند تراشه در کنار هم استفاده می شود. در این مقاله برای کاهش انرژی مصرفی استاتیک، استفاده از معماری ناهمگن پیشنهاد شده است و با استفاده از الگوریتم کلونی مورچه ها، وظایف بلادرنگ در یک سیستم نمونه برای هر دو حالت همگن و ناهمگن زمان بندی شده اند و نتایج هر کدام از نظر انرژی مصرفی، با تخمین از روی تعداد بلاک و زمان هر وظیفه، با هم مقایسه شده اند. برای حالتی که تعداد وظایف در هر برهه زمانی ثابت نیست، سیستم ناهمگن بطور میانگین 1/7 درصد در مصرف انرژی نسبت به سیستم همگن صرفه جویی داشته است.
    کلید واژگان: انرژی مصرفی، زمان بندی وظایف، سیستم ناهمگن، کلونی مورچه ها، FPGA
    Mohsen Kiani*, Abdollah Chalechale
    Multi-FPGA systems are an alternative to the reconfiguration limitation of a single FPGA, when a number of real-time tasks arrive together and must be scheduled and executed before a specified deadline. Energy consumption, consisting of static and dynamic, is an important factor in such systems, especially when used as battery powered applications. In this paper, heterogeneous multi-FPGA system is proposed to reduce the static energy consumption of a multi-FPGA system. Ant colony optimization (ACO) is used to schedule the real-time tasks that periodically enter the system. The number of these tasks, as the case of many applications, supposed to be different from one period to another. The consumption energy is estimated for both the homogeneous and heterogeneous systems. Results show that the heterogeneous system saves 6.44 percent of energy, compared with the homogeneous system. If the number of tasks, and so the required number of blocks are small, this amount could be much higher.
    Keywords: Multi, FPGA, Energy consumption, Heterogeneous system, Ant Colony optimization, Scheduling
  • Shahin Shafei*
    This paper mainly focused on implementation of AES encryption and decryption standard AES- 128. All the transformations of both Encryption and Decryption are simulated using an iterative design approach in order to minimize the hardware consumption. This method can make it a very low-complex architecture, especially in saving the hardware resource in implementing the AES InverseSub Bytes module and Inverse Mix columns module. As the S -box is implemented by look-up-table in this design, the chip area and power can still be optimized. The new Mix Column transformation improves the performance of the inverse cipher and also reduces the complexity of the system that supports the inverse cipher. As a result this transformation has relatively low relevant diffusion power. This allows for scaling of the architecture towards vulnerable portable and cost-sensitive communications devices in consumer and military applications.
    Keywords: AES, encryption, decryption, FPGA
  • امید شریفی تهرانی*، ئمحسن عشوریان، پیمان معلم
    در این مقاله پیاده سازی سخت افزاری هسته حذف نویز فعال ارائه می گردد. فیلترهای وفقی در زمینه های مختلفی مانند پردازش سیگنال، رادار، سونار، شناسایی کانال و غیره مورد استفاده قرار می گیرند. فیلترهای وفقی با پاسخ ضربه محدود به دلیل حجم کم محاسبات و فاز خطی بسیار محبوب می باشند. الگوریتم حداقل میانگین مربعات برای آموزش ضرایب این فیلترها مورد استفاده قرار می گیرد. پیشرفتهای چشمگیر در زمینه قطعات نیمه هادی به خصوص در زمینه ساخت پردازنده های دیجیتال (DSP) و آرایه های منطقی برنامه پذیر (FPGA) با میلیونها گیت و سرعتی تا چند گیگا هرتز به مهندسان طراح این امکان را می دهد که واحدهای پردازشی دیجیتال را در درون تراشه ها جاسازی (Embed) نمایند. اما طراحی یک هسته تحقق پذیر و سنتزپذیر بر روی یک FPGA همواره به سادگی یک DSP نیست و این به دلیل محدودیتهای سخت افزاری می باشد. در این مقاله یک هسته سخت افزاری سنتزپذیر فیلتر وفقی FIR که منابع بسیار کمی را مصرف کرده و بهینه می باشد توسط زبان توصیف سخت افزار VHDL97 طراحی و بر روی تراشه Spartan3E پیاده سازی می گردد. نتایج به دست آمده از نرم افزارهای ModelSim و MATLAB بیانگر عملکرد مطلوب هسته و منابع مصرفی کم این مدل پیشنهاد شده نسبت به سایر مدلها می باشد.
    کلید واژگان: هسته حذف نویز فعال، آرایه های منطقی برنامه ریز، فیلترهای وقفی، زبان توصیف سخت افزار
    Omid Sharifi Tehrani, Mohsen Ashorian, Payman Moallem
    A hardware implementation of adaptive noise cancellation (ANC) core is proposed. Adaptive filters are widely used in different applications such as adaptive noise cancellation, prediction, equalization, inverse modeling and system identification. FIR adaptive filters are mostly used because of their low computation costs and their linear phase. Least mean squared algorithm (LMS) is used to train FIR adaptive filter weights. Advances in semiconductor technology especially in digital signal processors (DSP) and field programmable gate arrays (FPGA) with hundreds of mega hertz in speed, will allow digital designers to embed essential digital signal processing units in small chips. But designing a synthesizable core on an FPGA is not always as simple as DSP chips due to complexity and limitations of FPGAs. In this paper we design an LMS-based FIR adaptive filter for adaptive noise cancellation based on VHDL97 hardware description language (HDL) and Xilinx SPARTAN3E (XC3S500E) which utilizes low resources and is high performance and FPGA-brand independent so can be implemented on different FPGA brands (Xilinx, ALTERA, ACTEL). Simulations are done in MODELSIM and MATLAB and implementation is done with Xilinx ISE. Finally, result are compared with other papers for better judgment.
    Keywords: Adaptive noise cancellation core, FPGA, adaptive filters, hardware description language
نکته
  • نتایج بر اساس تاریخ انتشار مرتب شده‌اند.
  • کلیدواژه مورد نظر شما تنها در فیلد کلیدواژگان مقالات جستجو شده‌است. به منظور حذف نتایج غیر مرتبط، جستجو تنها در مقالات مجلاتی انجام شده که با مجله ماخذ هم موضوع هستند.
  • در صورتی که می‌خواهید جستجو را در همه موضوعات و با شرایط دیگر تکرار کنید به صفحه جستجوی پیشرفته مجلات مراجعه کنید.
درخواست پشتیبانی - گزارش اشکال